CREACIÓN DE UN SÍMBOLO A PARTIR DE UN CÓDIGO VHDL

En el siguiente ejercicio realizaremos la creación de un ejercicio mediante el CPLD   XV9575 de XILINX desarrollado en el software ISE WEBPACK V10.1  de XILINX. El ejercicio consiste en la creación de un contador binario y decodificado a BCD 7 segmentos, basados en una plantilla incluida en el software antes mencionado y que modificaremos para conseguir nuestro objetivo.

  1. CREACIÓN DEL PROYECTO NUEVO:

Primero en el entorno que nos aparecerá seleccionaremos en new proyect y nos aparecerá un cuadro como el de la imagen inferior donde le diremos el nombre del proyecto, la ruta donde queremos ubicar el proyecto y el tipo de proyecto, en este caso, será esquemático.

Pulsando next, nos aparecerá un cuadro como el siguiente, donde se nos dará las opciones de realización del proyecto nuevo. En ello tendremos las opciones categóricas, en este caso, seleccionaremos categoría aleatoria, familia perteneciente al XC9500 y el modelo específico XC9572, encapsulado PC84 y velocidad de trabajo de -7. El diseño fuente de alto nivel será esquemático como ya hemos indicado y se usará el simulador ISE con base VHDL.

Toda la configuración es recogida en una hoja en forma de sumario de configuración:

Una vez creado el proyecto de la misma forma que los anteriores, pasamos a crear el esquemático también de una manera similar de configuración. La diferencia que matizará este ejercicio será la forma de creación del decodificador embebido. Esta vez será creado mediante código VHDL a partir de una plantilla que contiene el software ISE WEBPACK y que modificaremos su código para generar una secuencia lógica para poder displayar un contador de 0 a 9 en un display de 7 segmentos.
La siguiente imagen muestra el diseño esquemático final:
Dentro del diseño esquemático está el contador decimal de 4 bits con chip enable. Dicho contador contiene en su entrada, a parte de los componentes mismos que el contador del ejercicio anterior, una entrada bufgsr que nos permite comunicar la macro con un pin clr externo a la misma que posteriormente hemos etiquetado, el procesdo de conexionado y etiquetado es similar al anterior en cuestión de etiquetado. En la salida, debemos buferizar el bus de salida con cada una de las mismas para adaptar impedancias hacia el exterior de la macro del esquemático establecido.
Posicionandonos sobre el archivo del esquematico .sch como hemos aprendido previamente y agregando con el boton derecho nueva fuente (new source…), esta vez crearemos un VHDL Módule que llamaremos bcd7seg y será el embebido del decodificador BCD 7 SEGMENTOS creado en lenguaje VHDL.
El sistema constará de 3 entradas y 6 salidas que configuramemos tal y como en la siguiente figura:
Haciendo el proceso de creación llegaremos a un código VHDL similar al que se ve en la siguiente foto:
este código contiene las directrices previstas mas un añadido. La secuencia que  hará que cada vez que se haga un incremento de conteo mediante la señal de reloj, su salida dará el código equivalente en BCD 7 SEGMENTOS.
Para introducir este código hemos ido a una plantilla contenida en XILINX:
Si nos fijamos y comparamos los dos códigos que observamos nos encontramos con una diferenciación realizada para que el circuito funcione en nuestro prototipo. El motivo es que este código está diseñado para un display de ánodo común y nosotros disponemos de displays de cátodo común. Por tanto hemos cambiado los ceros por unos y viceversa.
La siguiente figura representa gráficamente el símbolo que hemos creado una vez hemos guardado nuestro código VHDL e implementado como parte del diseño esquemático final. Este nos lo encontramos donde se ubican los símbolos embebidos en XILINX, en Sources>>Symbol.
Posteriormente vamos a crear los diagramas de simulación. Esta vez crearemos   una simulación con retardos de tiempo reales, estos es, simulación post fit.
En sources, en la parte superior, cambiaremos de implementation a post fit simulation. Después nos ubicaremos sobre el archivo .tbw y entraremos en él. Ahí podremos configurar las entradas para CE y CLR como queramos. Una vez hecho esto, nos ubicamos en la parte inferior, en el cuadro de process y correremos Simulate post-fit model.

 

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